Aldec Active-HDL 12.0.118 FPGA設計模擬軟體 英文版(DVD版)
Active-HDL是由Aldec公司推出的一款圍繞共同核心的HDL模擬器所構建的FPGA開發環境。
支援基於文本和圖形設計輸入和調試工具，允許混合語言模擬（VHDL/ Verilog/ EDIF/ SystemC/ SystemVerilog），並提供統一的介面以及各種合成和實施工具。
我們通過對選擇器，加法器，三八解碼器，優先編碼器，計數器，分頻器上述六種設計錄入和調試得到輸出波形圖。
提供了許多新功能和增強功能，可簡化基於團隊的設計，提高設計效率，以及VHDL，VerilogR，SystemC?，SystemVerilog和EDIF項目的行為，RTL和時序模擬速度。
新版本採用獨立于FPGA供應商的版本，支持所有領先的C / HDL綜合和實現工具，可直接從Active-HDL環境啟動。
安裝程式自動安裝所有系統庫，並允許選擇運行HDL模擬所需的目標FPGA技術和供應商特定庫。
Aldec公司所提供的高階FPGA及ASIC設計和驗證環境—Active-HDL，能夠協助工程人員進行電信、軍事，或者消費性電子等應用的硬體實現。
Active-HDL能夠和業界標準相容，如IEEE、ISO、IEC及其它標準等，它為您的設計提供了極廣的覆蓋率及支援。
其它強大的功能和工具，如程式碼覆蓋率分析(Code Coverage Analysis)，圖表編輯器，和狀態圖表編輯器，都能協助您以非平行的方式檢視您的設計項目。
Active-HDL具備除錯工具，能支援Soft或Hard IP Core元件；其它的特色如圖形化使用介面、程式語法、或混合模式開發都能加快您的設計速度。
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