Xilinx ISE Design Suite v13.3 LINUX 英文正式版(電子設計套件軟體)(DVD9版)
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2) crack dir
Xilinx ISE Design Suite 設計套件是面向 Virtex -6 和 Spartan -6 FPGA 系列並針對
生產力精心優化的工具套件，在降低功耗與成本方面取得了突破性進展。作為業界唯一一
款特定領域的設計套件，賽靈思最新版本的發佈， 是這一行業屢獲殊榮的軟體不斷發展
和演進的又一重要一步，它將進一步提高設計生產力和系統性能，使邏輯、嵌入式、數字
信號處理 (DSP) 和系統設計人員能夠更輕鬆地推出更複雜的創新型可編程電子產品，從而
加速產品上市進程並提升產品質量。
ISE DESIGN SUITE 的主要優勢
針對 VIRTEX -6 和 SPARTAN -6 FPGA：
● 利用自動時鐘門控技術將動態功耗降低30%之多
● 利用第四代部分重配置設計流程降低系統成本
● PlanAhead - 面向邏輯設計人員的新款 RTL 到比特流設計流程
● 利用 AXI4 介面實現即插即用式 FPGA 設計
全新發佈的ISE Design Suite 13.3設計套件，其中結合了許多全新功能，能讓數字信號處
理器（DSP）設計業者針對無線、醫療、航太與國防、高效能運算與視訊應用等設計，輕鬆地
加入位精準的完全客制化單、雙精度浮點運算功能。客戶可透過System Generator for DSP，
以及運用Xilinx Floating-Point Operator IP LogiCORE執行上述設計流程。結合單、雙精
度、以及具備完全客制化精度浮點運算功能，加上System Generator for DSP帶來的高生產
力，DSP設計業者可在這種環境中輕鬆地設計、模擬和建置各種浮點運算設計，並能對矽元件
部分及系統所需要的功耗擁有更佳的掌握度。
賽靈思的Floating-Point Operator核心可讓各種浮點計算作業能在FPGA中執行。當透過CORE
Generator工具產生核心時，該作業即可確定，而現在則由System Generator來執行這項工作，
同時每項作業變數有一個共享的AXI-4串流介面。以往客戶可運用CORE Generator中的完全客
制化精度浮點運算IP，在單賽靈思FPGA元件中加入浮點運算設計。然而，要採用這種設計流
程，業者必須瞭解VHDL或Verilog語言，而且對DSP研發業者來說仿真作業亦是一大挑戰。但
有了ISE Design Suite 13.3設計套件後，研發業者現在可透過運用The Math Works』
Simulink的各種仿真功能，從更高的抽像層瞭解他們的系統，可確保設計對精確度的要求。
ISE Design Suite 13.3設計套件也加入了Red Hat Enterprise Linux 6作業系統，並針對邏
輯、嵌入式和系統版本用戶提供加強的生產力功能。所有版本都內含即插即用IP的加強功能和
支援7系列FPGA。嵌入式與系統版本內含Platform Studio簡單易用的強化功能，其中包括全新
的圖形化設計視圖（Graphical Design View）功能。邏輯版內含支援PlanAhead設計分析工具
的生產力強化功能，包括針對HDL檔案的圖形階層查看器（Graphical Hierarchy Viewer）。
The ISE Design Suite: System Edition
provides a comprehensive suite of
integrated development environment,
software tools, configuration wizards,
and IP that facilitates your design
and utilizes all of the flexibility
offered by a programmable platform.
Xilinx CORE Generator?System,
included in all Editions of the ISE
Design Suite, accelerates design time
by providing access to highly
parameterized Intellectual Properties
(IP) for Xilinx FPGAs and is included
in the ISE Design Suite. The available
user-customizable IP functions range
in complexity from commonly used
functions, such as memories and FIFOs,
to system-level building blocks, such
as filters and transforms. Using these
IP blocks can save days to months of
design time. The highly optimized IP
allows FPGA designers to focus efforts
on building designs quicker while
helping bring products to market
faster.
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